半导体行业专题报告：封测产业链机遇将至
（报告出品方：国金证券）
一、先进封装：后摩尔时代提升系统性能的关键路径
1.1、摩尔定律放缓，先进封装接力先进制程助力持续发展
摩尔定律发展放缓，集成电路产业寻求新的发展路线。根据摩尔定律，集成电路上可以容 纳的晶体管数目在大约每经过 18 个月到 24 个月便会增加一倍，处理器性能大概每两年 翻一倍，同时价格下降为之前的一半。集成电路产业主要沿着两条技术路线发展：一是延 续摩尔定律，芯片向小型化发展。通过缩小 CMOS 器件的晶体管尺寸来增加芯片的晶体管 数量，进而提升芯片性能。二是超越摩尔定律，采取先进封装技术将模拟、光电、传感等 集成在一个系统内，实现系统的性能提升和功能融合。目前，先进制程工艺逐渐逼近物理 极限，越来越多的厂商开始将研发方向由先前的“如何把芯片变得更小”转变为“如何把 芯片封得更小”，先进封装逐渐成为行业发展重点。
先进封装正进入快速发展的阶段。集成电路封装行业大致划分为五个发展阶段。第一阶段 为通孔插装时代，以 DIP、SIP 技术为代表。第二阶段是表面贴装时代，该阶段以 LCC、 SOP 为代表，用引线替代第一阶段的引脚并贴装在 PCB 板上，相对而言封装体积减少、封 装密度有所提高。第三阶段是面积阵列时代，开始出现 BGA、CSP、FC 等先进封装技术， 这一阶段是目前全球封测厂商所处的主流技术阶段，此阶段引线已被取消，在封装体积大 幅缩减的同时提升了系统性能。封装技术的第四阶段，工艺从单芯片变为多芯片、从封装 元件演化为封装系统，MCM、SiP、Bumping 等技术发展迅速。此后，微机电机械系统封装 （MEMS）、硅通孔（TSV）、扇出型封装（Fan-Out）等立体结构型封装技术相继出现，带动 封装产业链进入复杂集成时代。
对比传统封装技术，先进封装 I/O 数量多、体积小且高度集成化。在传统的封装技术中， 晶圆被切割后通过引线键合的方式实现互联，起到保护芯片的作用。而外部封装则是通过 导线架或导线载板与 PCB 基板进行连接，这种封装形式结构简单、成本低廉。但随着集成 电路产业的高速发展，市场对于电子设备的小型化、系统化和信息传递速度等的要求不断 提高，先进封装逐渐成为行业主流技术。先进封装运用凸块等工艺，采用倒装等键合方式 替代传统的引线键合，在缩短互联距离的同时提高 I/O 密度，具有更高的存储带宽和更好 的散热效率。同时封装对象由单裸片发展为多裸片，芯片组合由单类型、平面排布向多功 能、立体堆叠演变，显著提高了封装空间利用率和芯片系统性能。
集成电路发展受阻，先进封装或为破墙首选。当前集成电路的发展面临着“存储墙、面积 墙、功耗墙以及功能墙”四座高墙的制约。存储墙：全球计算算力约每两年增长 3.1 倍，而存储带宽每两年增长 1.4 倍，存储器 带宽增长速度明显落后处理器。为了突破“存储墙”，业界提出了近存计算方案，通 过先进封装为基础的超短互连技术实现存储器和处理器间的近距离数据搬运，其算 力和精度更高。面积墙：目前光刻机所能支持的最大曝光区域面积是 26mm*33mm，增加光罩面积来提 升晶体管集成数量的话方案成本极高，而采用先进封装技术集成多颗芯片则是目前 主流的低成本破局方案。功耗墙：随着芯片算力需求的提升，GPU/CPU 芯片热设计功耗逐年增大，或将突破千 瓦级，需更为先进的冷却技术以支持散热需要。功能墙：在单个芯片衬底上可实现的功能有限，通过先进封装的多芯片异质集成技术 将计算、存储、传感等功能元件集成起来，可以突破单衬底的功能限制。
1.2、先进封装发展迅速，各路线百花齐放
集成电路封测市场规模逐年增长。根据 Yole 及集微咨询的统计数据，2022 年全球封测市 场规模为 815.0 亿美元，同比增长 4.9%，预计到 2026 年市场规模有望达 961.0 亿美元， 2022 年-2026 年 CAGR 为 4.2%。中国大陆作为封测产业的三大市场之一，市场规模呈增长 趋势。据中国半导体行业协会以及集微咨询数据，2022 年中国大陆封测市场规模为 2995.0 亿元，预计到 2026 年市场规模有望达 3248.4 亿元。
先进封装市场规模及占比持续提升，中国大陆先进封装占比有望不断提高。据 Yole 及集 微咨询数据，2022 年全球先进封装市场规模为 378.0 亿美元，到 2026 年全球先进封装市 场规模达 482.0 亿美元，2022 年-2026 年全球先进封装市场规模 CAGR 为 6.3%，先进封装 占比有望突破 50%。中国大陆的先进封装市场规模有望快速成长，据中国半导体行业协会 统计及集微咨询数据，2020年中国大陆先进封装市场规模为903亿元，市场占比仅为36%， 预计 2023 年中国先进封装市场规模预计达 1330 亿元，2020-2023 年 4 年的复合增长率约 为 13.8%。但是，目前国内先进封装市场占比仅为 39.0%，与全球先进封装市场占比（48.8%） 相比仍有较大差距，有较大提升潜力。
先进封装市场以倒装工艺为主，未来 3D 先进封装技术占比将进一步提升。根据 Yole 及集 微咨询数据，倒装（FC）封装技术是目前市场份额最大的板块，2022 年全球倒装封装技术 市场规模为 290.9 亿美元，占比达 76.7%，到 2026 年其市场规模有望增加至 340.32 亿美 元。其他高阶的封装形式（如 Fan-Out、3D Stacked）占比将有所提升，其中 3D Stacked 技术市场规模增长速度最快，2019 年-2026 年期间的复合年增长率为 22.7%，预计 2026 年 市场份额将达到 15.3%。
先进封装的四大要素推动着封装技术向连接密集化、堆叠多样化和功能系统化方向发展。
1）凸块（Bump）技术运用于倒装封装中，是早期先进封装区别于传统封装的一个显 著特征。该工艺通过在晶圆或芯片表面焊接球状或柱状金属凸点来实现界面间的电 气互联和应力缓冲。随着技术进步，凸块尺寸越来越小，发展出不需要凸块的混合键 合（Hybrid Bonding）互联方式，连接密度大幅提升。根据凸块材料的不同，凸块工艺可分为四类：1.金凸块工艺：（1）溅镀，用高速离子对金属进行轰击，使其表面沉积一层金属层；（2）上胶，在晶圆表面涂一层光刻胶，再通过光模板进行曝光，浸入显影液后胶部 分溶解，从而在光刻胶上对凸块位置开窗；（3）电镀，将晶圆浸入电镀液，在电流差 的作用下金属离子移动到开窗位置形成凸块；（4）去胶、蚀刻，去除多余的光刻胶并 通过蚀刻去除凸块周围的金属层。2.铜柱凸块工艺：（1）再钝化，在晶圆上的凸块位置附近涂抹聚合物或金属形成钝化 层，以提供芯片保护及结构支撑作用；（2）溅镀；（3）上胶；（4）电镀；（5）去胶、 蚀刻；（6）回流，运用助焊剂对焊料进行多次回流，形成光滑的截球形凸块。
3.铜镍金凸块工艺：工艺流程与金凸块工艺流程相似，区别在于（1）铜镍金凸块的 表面面积更大，改变了芯片的部分线路结构，键合灵活性更高；（2）凸块中铜占比较 高，大幅降低成本和导通电阻。
4.锡凸块工艺：工艺流程与铜柱凸块工艺流程相似，区别在于（1）球体体积更大， 是铜柱凸块尺寸的 3-5 倍，可焊性更强（也可以采用电镀工艺回流形成大直径锡球）；（2）分为电镀焊锡和植球焊锡两类，前者尺寸更小，可用于小尺寸封装，后者使用 更大的焊锡球来形成接点，可以增加元件与基板底材之间的距离，缓冲基板与元件间 因热膨胀差异而产生的应力，增加元件的可靠性。
2）重布线层（RDL）技术是用于水平方向电气延伸和互联的技术。由于 I/0 触点通常 分布芯片四周，如果直接进行倒装封装会因为引线过少或过密影响连接效果，而 RDL 通过对芯片上的触点进行重新布局和导电，改变芯片管脚的分布或将管脚引出到外 围宽松的区域，从而降低封装难度并增加 I/O 引脚数量。RDL 工艺需要曝光、PVD 等设备，具体工艺流程如下：（1）再钝化形成绝缘层并开口；（2）利用旋涂膜技术涂覆烘烤后形成种子层；（3）上光刻胶，曝光显影后形成线路 图再电镀铜垫；（4）去胶、刻蚀；（5）第一层布线完成后重复步骤，开始形成第二层。
3）晶圆（wafer）技术是先进封装在封装对象层面实现突破的工艺基础。在传统封装 中，裸片先进行切割分片再各自封装，而晶圆级封装（WLP）则是在晶圆的基础上直 接封装再进行切割分片，封装面积与裸片一致，可以提高封装效率并降低封装成本。
4）硅通孔（TSV）技术是在垂直方向上进行电气延伸和互联的技术，也是实现三维立 体堆叠和系统集成的基础。该技术通过在硅中介层或芯片中插入垂直的金属填通孔， 短距离连接上下层芯片，可以实现高带宽低延时的信息传递，被大量应用于系统级封 装（如 2.5D/3D 封装）。TSV 工艺需要 DRIE、CVD、PVD、CMP 等设备，具体工艺流程如下：（1）通孔刻蚀，运 用激光刻蚀、湿法刻蚀或深反应离子刻蚀技术在硅片上打孔；（2）在硅孔内形成绝缘 层，防止通孔间漏电或串扰；（3）运用物理气相沉积等方法形成阻挡层和种子层；（4） 运用电镀工艺在通孔内填充铜、钨、多晶硅等金属材料；（5）运用 CMP 工艺对晶圆片 进行抛光减薄；（6）使用粘合剂、金属或氧化物实现多层硅芯片的堆叠和键合。
倒装封装：是直接在芯片 I/O 焊盘上或 RDL 重布线层上沉积凸块，然后将芯片电气面朝 下，倒扣在封装衬底上实现电气互联的封装技术。与传统封装引线键合（Wire Bonding） 方式相比，倒装技术大幅缩短了互联距离，电阻电感更小，芯片电性能和散热性更好。同 时紧凑的结构排布使得封装具有更小的尺寸和更强的抗冲击性，对于移动设备和工业应用 等领域具有重要意义。
晶圆级封装：是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术。对比传统封 装先切割晶圆再逐个封装的流程，晶圆级封装技术直接在晶圆上完成封测程序后进行批量 化切割，封装与芯片制造融为一体，大幅缩减生产成本。同时该类封装不需要引线框架、 基板等介质，可以最大程度地提高封装效率，封装后的芯片尺寸与裸片一致。扇出型封装：晶圆级封装分为扇入型封装（Fan-in）和扇出型封装两种，扇入型封装利用 RDL 层将电信号向内扩展至芯片中心，封装尺寸基本等于芯片尺寸，可容纳的 I/O 数量较 少，多用于小型便携产品。但随着技术进步，对于芯片 I/O 数量的要求不断提升，扇出型 封装应运而生。扇出型封装是在芯片的范围之外利用 RDL 重布层，将电信号向外扩展至芯 片外的区域（扇出区），因此可以连接更多引脚。相比于扇入型，扇出型封装具有更好的 扩展能力、电气性能和热性能，多用于基带处理器、射频收发器、5G、医疗器件处理器等 低耗高频高速的设备中。
2.5D/3D 封装：2.5D 封装和 3D 封装是多芯片立体堆叠的封装技术。两者的主要区别在于 电互联的实现方式，2.5D 封装是在中介层（interposer）上打孔布线来展开水平互联，3D 封装则是直接在芯片上打孔布线实现垂直方向的上下层连接。从制造结构来看，2.5D 封 装的芯片倒扣在中介层（interposer）之上，通过一系列的微凸块和硅通孔实现不同功能 裸片和基底之间的连接，具有高密度、低功耗和低延迟的特性。而 3D 封装不需要中介层， 芯片通过 TSV 多层垂直堆叠直接实现高密度互连，提高了 IC 的性能；同时因为它允许更 加紧凑的布线设计，减少了信号传输的阻力，降低了 IC 的功耗。系统级封装（System in Package,SiP）：是将多种功能芯片（包括处理器、存储器等）集 成在一个封装内，从而实现完整功能的封装方式。目前电路集成化的实现主要有系统级封 装和系统级芯片（System on a Chip，SoC）两条技术路径。SoC 是将具有不同功能的元 器件整合在单个芯片中的技术，一颗芯片即为一个高度集成系统，其信息传递效率更高、 体积更小，缺点在于其设计开发的周期更长，技术性要求更高，开发成本更高，因此多应 用于对运算功能要求高的高单价 GPU、HPC 等。而系统级封装是将单颗功能复杂的 SoC 集 成芯片剥离成多个具有特定功能的芯片（Chiplet），再采用 TSV、interposer 等工艺形成多功能异质异构的封装，其开发周期更短、良率更高、成本更低，是目前平衡功能与经济 效益的最优选择。
1.3、Chiplet 助力 AI 算力芯片持续发展
Chiplet 提升大芯片制造良率，降低生产制造成本
经 Chiplet 架构设计后，不同的 die（芯片裸片）之间采用先进封装互联。Chiplet 指小 型模块化芯片，通过 die-to-die 内部互联技术将多个模块芯片与底层基础芯片封装在一 起形成一个整体的内部芯片。与 SoC 不同，Chiplet 将不同模块从设计时就按照不同计算 或者功能单元进行分解，制作成不同 die 后使用先进封装技术互联封装，不同模块制造工 艺可以不同。
Chiplet 相比传统 SoC 芯片优势明显。Chiplet 能利用最合理的工艺满足数字、射频、模 拟、I/O 等不同模块的技术要求，把大规模的 SoC 按照功能分解为模块化的芯粒，在保持 较高性能的同时，大幅度降低了设计复杂程度，有效提高了芯片良率、集成度，降低芯片 的设计和制造成本，加速了芯片迭代速度。
HBM 的应用解决了内存速率瓶颈
HBM（High Bandwidth Memory）即高带宽存储器，其通过使用先进的封装方法（如 TSV 硅 通孔技术）垂直堆叠多个 DRAM。在高性能计算应用对内存速率提出了更高的要求的背景 下，使用先进封装工艺的 HBM 很好的解决了传统 DRAM 的内存速率瓶颈的问题。HBM 内部 的 DRAM 堆叠属于 3D 封装，而 HBM 与 AI 芯片的其他部分合封于 Interposer 上属于 2.5D 封装。
堆叠子模块，提升计算性能
Chiplet 支持多颗计算 die 合封于同一芯片，通过堆叠实现处理能力的提升。AMD 于 2023 年 6 月发布了 MI300 产品，该芯片拥有 13 个小芯片，共包括 9 个 5nm 的计算核心（6 个 GCD+3 个 CCD），4 个 6nm 的 I/O die 兼 Infinity Cache（同时起到中介层的作用，位于计 算核心和 interposer 之间），同时还搭载了累计 8 颗共计 128GB 的 HBM3 芯片。
助力国产半导体厂商突破海外制裁
Chiplet 技术发展潜力大，有望助力国产半导体厂商突破海外科技领域制裁。2020 年美国 将中芯国际列入“实体清单”，限制 14nm 及以下制程的扩产，导致国产 14nm 制程处于存 量市场无法扩张。Chiplet 技术可部分规避海外限制，向下超越封锁：1）Chiplet“化整 为零”，将单颗芯片裸片面积缩小，使坏点出现时对整体晶圆的影响缩小，即良率提高， 因此在国内 14nm 产能为存量的局面下提升了实际芯片产出。2）Chiplet 可仅对核心模块 如 CPU、GPU 采用先进制程，对其他模块采用成熟制程，有效降低对先进制程的依赖，减 少了 14nm 晶圆的用量。3）Chiplet 可通过将两颗 14nm 芯片堆叠互联，单位面积晶体管 数量翻倍，实现超越 14nm 芯片的性能。因此 Chiplet 技术成为中国半导体行业实现弯道 超车的逆境突破口之一。
二、行业周期：触底持续进行，底部反转或将到来
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